半导体产业有一条延续了半个世纪的"信仰"：把晶体管做小，性能就会变强，成本就会变低。这就是摩尔定律。但当制程推进到3nm、2nm，当一座晶圆厂的投资突破百亿美元，当一颗芯片的设计成本动辄数亿美元——这条信仰的经济基础正在崩塌。更棘手的是物理层面：量子隧穿、漏电、散热，每一个都在逼近材料的边界。于是产业界开始思考一个更本质的问题：既然平面上的路快走到头，为什么不向上要空间？这就是2.5D/3D先进封装兴起的底层逻辑。它不追求把单颗芯片做得更小，而是追求把多颗芯片在三维空间中高密度地"堆"起来、"连"起来——用封装的维度革命，延续算力的增长曲线。下面就跟电子展小编一起来了解下2.5D/3D先进封装：从平面互连到立体集成的产业跃迁。

一、 电子展浅谈维度跃迁：一场"空间换性能"的产业共识

要理解2.5D与3D封装，先要理解它们解决的是什么问题。

在传统封装中，芯片是"平铺"的——一颗die放在基板上，通过引线或焊球连接到外部。随着芯片功能越来越复杂，单颗die的面积越来越大，良率却越来越低（面积越大，存在缺陷的概率越高），成本呈指数上升。同时，芯片之间的信号要走很长的路径，带宽受限、延迟增加、功耗上升。

2.5D与3D封装给出的解法，是把"平面铺开"变成"立体集成"：

2.5D：多颗芯片并排放置在一个"中介层"上，通过中介层内部的高密度布线实现互连，再把中介层连接到封装基板。芯片之间在水平方向上仍是并排的，但互连密度实现了数量级的提升。

3D：芯片在垂直方向上直接堆叠，通过贯穿硅片的垂直通道（TSV）或直接的铜-铜键合实现层间互连，把互连路径压缩到很短。

一个形象的类比：2.5D像在一块高密度"电路板"上建起一片别墅群，各家之间用高速路网连接；3D则像建摩天大楼，楼上楼下只隔一层楼板，通勤距离很短。

这场跃迁的直接受益者，是AI算力。今天训练大模型的GPU，之所以能有惊人的算力，离不开HBM（高带宽存储器）通过3D堆叠与2.5D中介层，与计算芯片紧密耦合在一起。没有先进封装，就没有现代AI芯片。

二、 电子展浅谈2.5D封装：硅中介层上的"高密度互连网络"

2.5D封装的核心，是那层被称为中介层（Interposer）的转接板。

硅中介层（Si Interposer）的技术内核

中介层通常是一块无源（或有源）的硅片，内部通过半导体工艺制造出TSV（硅通孔）与多层金属布线（RDL）。它的作用有三：

一是密度转换。芯片的I/O间距可能是几十微米，而封装基板的布线间距是上百微米。中介层充当"适配器"，把芯片的细间距I/O"扇出"到基板能承接的粗间距上。

二是高速互连。多颗芯片（如GPU与多颗HBM）并排坐在中介层上，通过中介层内部很细的金属线直接连接。由于互连在硅上完成，线宽线距可以做到亚微米级，远超有机基板，从而实现非常高的带宽与非常低的延迟。

三是异构集成。不同工艺、不同功能的芯片——逻辑芯片、存储芯片、模拟芯片——可以放在同一中介层上，像搭积木一样组合成系统。

从全硅中介层到"桥接"的演进

传统的CoWoS（Chip-on-Wafer-on-Substrate）采用一整块覆盖所有芯片的大尺寸硅中介层。这种方案性能很好，但成本非常高——大尺寸硅中介层本身就要用晶圆工艺制造，且面积受限于光罩尺寸。

为了降本，产业演化出两种更经济的路线：

一是硅桥（Silicon Bridge）方案。不再用一整块大中介层，而是在芯片间需要高速互连的"局部区域"埋入小块硅桥（如Intel的EMIB、台积电的Local Silicon Interconnect）。只在关键位置用硅，其余用有机基板，大幅降低成本。

二是有机中介层与RDL路线。用有机材料或扇出封装的RDL层替代硅中介层，通过mSAP等工艺实现较细的线路。虽然密度不如硅，但成本优势明显，在中低端2.5D场景中具备竞争力。

三、 电子展浅谈3D封装：垂直堆叠的"高密度集成"

如果说2.5D是"并排坐"，3D就是"叠罗汉"。它在垂直方向上把芯片一层层堆起来，带来三个革命性的变化：

互连路径非常短。传统平面互连，信号要走几毫米；3D堆叠通过TSV或混合键合，层间互连距离缩短到几十甚至几微米。路径短意味着延迟低、功耗小、带宽高。

集成密度非常高。同样的封装面积，3D可以容纳多倍的晶体管。HBM就是非常典型的例子——把8层、12层甚至更多DRAM die垂直堆叠，在很小的占板面积内提供巨大的容量与带宽。

异质集成非常彻底。逻辑芯片、存储芯片、传感器可以用适合的工艺分别制造，再从垂直方向堆叠集成，实现"工艺无关"的系统级整合。

3D封装的两条技术路线

路线一：TSV + 微凸点（Micro Bump）。这是目前量产非常成熟的方案。在芯片上打TSV孔，填充铜实现垂直导通；芯片之间用微小的焊球（微凸点）连接。HBM、3D NAND、部分3D SoC都采用这一路线。微凸点的间距（pitch）目前主流在几十微米量级，正朝着更小演进。

路线二：混合键合（Hybrid Bonding）。这是下一代3D封装的关键技术。它去掉了焊球，直接让两片晶圆的铜-铜接触面在原子级别键合，同时介质层（如SiO₂）也直接键合。这种"无凸点"方案把互连间距从几十微米推进到微米甚至亚微米级，互连密度提升一个数量级，同时降低了电阻与功耗。目前混合键合已在CIS（图像传感器）、部分3D NAND与先进逻辑堆叠中量产，是通向HBM4及以上、以及真正3D SoC的必由之路。

四、 电子展浅谈五大关键技术：撑起先进封装的"四梁八柱"

2.5D/3D封装不是单一技术，而是一整套技术体系。以下五项构成了它的核心：

1. TSV（硅通孔）技术

TSV是3D封装的"垂直电梯"。它通过深孔刻蚀在硅片上打出高深宽比的通孔，再依次沉积绝缘层、阻挡层、种子层，随后电镀铜填充，并通过晶圆减薄与背面工艺把铜露出。

技术难点在于：深宽比（孔越深越细越难填）、填充无空洞（空洞会导致断路或可靠性问题）、热应力（铜与硅的热膨胀系数差异巨大）、晶圆减薄与拿持（晶圆要减薄到几十微米，非常容易碎裂）。

2. RDL（重布线层）技术

RDL是在芯片表面或中介层上重新"画"出的金属布线层，把芯片原本的I/O重新分布到需要的位置。在扇出封装（Fan-out）中，RDL是核心；在2.5D中介层中，RDL负责芯片间的高密度互连。

RDL的线宽线距已进入2μm甚至更细的区间，依赖半加成法（mSAP/SAP）、高精度光刻与电镀工艺。线越细，对缺陷、对位与均匀性的控制就越苛刻。

3. 微凸点与混合键合

微凸点是当前的量产主力，用微小的焊球（含铜柱+锡帽）实现芯片间连接。挑战在于间距微缩时的桥连、润湿与可靠性。

混合键合是未来的方向，要求晶圆表面达到纳米级平整度与超洁净度——任何一颗微小颗粒都会导致键合失败或空洞。它涉及超精密CMP（化学机械抛光）、表面活化、高精度对准（对准精度要求达到百纳米级）与退火工艺。混合键合的成熟，将把3D封装推向真正的"晶圆级集成"。

4. 热管理与应力控制

这是先进封装很容易被低估、却非常致命的挑战。

热问题：多颗高功耗芯片堆叠在一起，热量被"闷"在内部，散热路径非常长。HBM与GPU紧邻，热量互相"烧烤"。解决方案包括：硅通孔的热传导优化、微流道液冷、高导热界面材料（TIM）、以及封装级的散热盖与均热板设计。

应力问题：硅、铜、介质材料、塑封料的热膨胀系数（CTE）各不相同。在回流焊的高温与后续的温度循环中，不同材料膨胀收缩不一致，会产生巨大的热机械应力，导致翘曲（warpage）、分层、甚至芯片开裂。控制翘曲、优化材料匹配、设计应力缓冲结构，是量产良率的关键。

5. 检测、量测与可靠性验证

先进封装的"隐藏焊点"非常多——BGA底部、微凸点内部、TSV孔中、键合界面——传统目检完全失效。必须依赖：

AXI（X光检测）：透视内部焊点、TSV填充与空洞；

超声扫描（SAM）：检测分层与界面空洞；

红外热成像：分析散热路径与热点；

电性能测试与BIST：验证互连的连通性与信号完整性。

同时，可靠性验证（温度循环、湿热、跌落、老化）必须贯穿产品全生命周期，尤其在车规与AI服务器这类"零容忍"场景中。

五、 电子展浅谈应用落地：AI、HBM与Chiplet的三角共振

先进封装不是实验室里的技术秀，它已经在三大场景中创造了真实的价值：

AI算力与HBM：这是当前很强的驱动力。GPU/ASIC通过2.5D中介层与多颗HBM堆叠互连，实现了TB/s级的内存带宽。HBM每一代（HBM3→HBM3E→HBM4）的容量与带宽跃升，都直接依赖3D堆叠层数增加与键合技术进步。可以说，AI算力的天花板，很大程度上被先进封装的高度所决定。

Chiplet（芯粒）异构集成：把一颗大SoC拆成多颗小芯粒，分别用非常适合的工艺制造（如计算芯粒用先进制程，I/O与模拟芯粒用成熟制程），再通过2.5D/3D封装集成。这既提升了良率、降低了成本，也让系统配置更灵活。Chiplet的普及，让先进封装从"后道工序"变成了"系统架构的一部分"。

移动与边缘设备：在手机、可穿戴、AR/VR中，封装的体积与功耗是核心约束。扇出封装、3D堆叠的存储器与传感器集成，让设备在非常小的体积内实现高性能，同时延长续航。

六、 电子展浅谈产业格局与未来挑战

当前，先进封装的竞争格局正在重塑：

晶圆代工厂强势主导。台积电的CoWoS、SoIC，三星的I-Cube、X-Cube，Intel的EMIB、Foveros——代工厂凭借前道工艺能力与芯片设计的协同优势，占据了先进封装的技术高地。

传统封测厂（OSAT）加速追赶。在扇出封装、SiP、部分2.5D方案中寻找差异化空间，并与代工厂形成竞合关系。

设备与材料成为瓶颈。TSV刻蚀/电镀设备、混合键合机、临时键合/解键合设备、高精度贴片机、以及高端载板与特种材料，是决定产能与良率的关键，也是国产化非常迫切的环节。

未来仍需跨越的挑战：

成本：先进封装的成本仍高，如何在性能与成本间取得平衡，决定其能否从高端走向普及；

标准：Chiplet互连（如UCIe）的标准化与生态开放，决定异构集成的广度；

散热与供电：随着堆叠层数与功耗持续攀升，热管理与供电架构成为新的瓶颈；

玻璃基板、光互连等新材料与新路径，正在孕育下一代封装的雏形。

结语：封装正在重新定义芯片

回望半导体产业史，封装曾长期被视为"芯片造好之后的包装"。但2.5D/3D先进封装的崛起，彻底改写了这一认知。

今天，封装不再只是保护与连接的环节，而是决定系统性能、带宽、功耗与形态的核心变量。当平面的路走到尽头，产业选择了向上生长——在硅中介层上建起高速互连的城市，在垂直方向上叠起存储与算力的摩天楼。

这是一场静默却深刻的"维度革命"。它不制造晶体管，却决定了晶体管能发挥多大的威力；它不设计架构，却决定了架构能否被物理实现。

在后摩尔时代，谁掌握了2.5D/3D先进封装的核心技术——TSV、RDL、混合键合、热管理与检测——谁就掌握了继续推动算力增长的钥匙。而这场关于"维度"的竞赛，才刚刚开始。

文章来源：公众号  冬日可爱