人工智能大模型的训练与推理，正在以前所未有的速度消耗着算力资源。当芯片制程逼近物理范围，单纯依靠晶体管微缩来提升性能的道路越走越窄，先进封装技术便从“配角”一跃成为延续摩尔定律的核心引擎。电子设备展关注到，在AI算力爆发的强力助推下，先进封装产业正经历一场从技术路线到市场格局的深刻变革。
一、 算力饥渴催生封装革命
从平面到立体的性能突围。传统芯片性能提升主要依赖制程微缩，但5nm、3nm乃至2nm节点的研发成本和难度呈指数级上升。先进封装通过将多个芯片在垂直方向上进行堆叠和互连，实现了在不依赖先进制程的情况下提升系统性能的目标。以HBM（高带宽存储器）为例，通过TSV（硅通孔）和微凸点技术将多层DRAM die垂直堆叠，并与GPU通过中介层紧密耦合，实现了TB/s级的数据带宽，是传统GDDR方案的数倍以上。这种立体化的集成方式，正在重新定义芯片的性能边界。
Chiplet模式的兴起。AI芯片的设计越来越倾向于采用Chiplet（芯粒）模式。将一个大芯片拆分成多个较小、功能独立的芯粒，分别采用非常适合的制程工艺制造，再通过先进封装技术集成在一起。这种模式不仅提高了芯片的良率，降低了成本，还允许在同一个封装内混合使用不同制程、不同功能的芯粒，实现“优佳组合”。NVIDIA的GH200 Grace Hopper超级芯片、AMD的MI300系列AI加速器，都是Chiplet模式的典型代表。而Chiplet的普及，离不开先进封装技术的支撑。
AI服务器对封装价值的重估。在一台AI服务器中，先进封装所贡献的价值正在快速提升。以NVIDIA H100 GPU为例，其采用的CoWoS（晶圆上芯片）封装，将GPU die与HBM堆叠通过硅中介层互联，封装成本占芯片总成本的比重已从过去的个位数提升至20%以上。随着AI芯片向更大规模、更高性能演进，封装环节的价值占比还将继续上升。据估算，全球先进封装市场规模将从2023年的约400亿美元增长至2028年的600亿美元以上，其中AI相关应用是非常大的增长驱动力。
二、 电子设备展浅谈核心技术的加速迭代
CoWoS与HBM的协同进化。CoWoS（晶圆上芯片）封装技术是当前AI芯片的主流选择。它将GPU/ASIC等逻辑芯片与HBM堆叠通过硅中介层进行高密度互连，实现了高带宽、低延迟的数据传输。随着AI芯片算力的提升，CoWoS技术也在不断演进：中介层尺寸从1倍光罩（约858mm²）扩大到2倍乃至3倍光罩，以容纳更多的HBM堆叠和更大的逻辑芯片；互连密度从40μm pitch缩小到20μm以下，以实现更高的带宽。HBM本身也在从HBM3向HBM3E、HBM4演进，单堆叠容量从16GB提升至36GB甚至更高，数据传输速率从6.4Gbps提升至8Gbps以上。
2.5D到3D封装的跨越。2.5D封装将多个芯片并排布置在硅中介层上，通过中介层实现互连；而3D封装则将芯片直接垂直堆叠，通过TSV和微凸点实现更短的互连路径和更高的集成密度。3D封装代表着先进封装的方向，它在性能、功耗和面积方面具有显著优势。目前，HBM的堆叠本身就是一种3D封装，而将逻辑芯片与存储器进行3D堆叠，则是业界正在积极探索的方向。三星、英特尔等厂商已经展示了将CPU/GPU与HBM进行3D堆叠的原型产品，预计将在未来几年内实现量产。
混合键合技术的突破。传统的微凸点键合，焊点间距（pitch）通常在40μm以上，限制了互连密度的进一步提高。混合键合（Hybrid Bonding）技术通过铜-铜直接键合，实现了间距小于10μm甚至1μm的超高密度互连。这一技术对于下一代3D封装至关重要，是实现HBM4及以上世代高带宽存储器的关键。台积电、索尼等厂商已经在CIS（图像传感器）领域实现了混合键合的量产，并正在将其引入逻辑芯片和存储器的3D堆叠中。
